基于FIFO的循环移位寄存器实现方法(2)
第一时段第1行读取的数据“1”和第二时段第1行读取的数据“2”依次输入到下一个FIFO中。两个相邻FIFO之间同一级数据应该相差8个124 MHz时钟，即当第[i]个FIFO写入第9个数据的同时，写入第[i]个FIFO的第一个数据写入第[i+1]个FIFO；也可以理解为同一个数据写入前后两个FIFO的时间上相差8个124 MHz时钟。
而从图3可以看出，第一个时段中当写入第八个数据“8”的同时已经将写入第一个数据“1”读出了，所以为了满足上述的时序关系，将读出的数据“1”在124 MHz时钟下打8拍再送入下一个FIFO；同理第二时段第一行读出的数据“2”也在124 MHz时钟下打8拍再送入下一个FIFO。将320个FIFO按照上述时序关系串联起来就实现了2 560级循环移位寄存器。
3 仿真与分析
3.1 仿真条件
在FPGA中对上述方案进行仿真。调用320个FIFO内核以实现循环移位寄存器，320个FIFO的输出分别作为320个相关器的输入，320个相关器在主时钟124 MHz下时分复用8次实现2 560个相关器。其中FIFO输入数据的频率为15.5 MHz，整个运算过程在主时钟124 MHz下工作。调用的FIFO内核如图4所示，其宽度为6 b，深度为8。输入数据为：-2，0，0，0，-2，-6，2，6，0，0，2，2，6，0，4，2，…。
3.2 仿真结果
320个FIFO核串联工作，连续两个相邻的FIFO_0和FIFO_1的时序逻辑如图5所示[9-10]。在FIFO_0内写满了8个数-2，0，0，0，-2，-6，2，6的下一拍即当FIFO_0写入第九个数“0”的同时，FIFO_1开始写入第一个数“-2”。每相邻两个FIFO的时序关系都与FIFO_0和FIFO_1的一样。320个FIFO核就是以这样的方式连接实现循环移位寄存器。
一个FIFO同一时段在124 MHz时钟下连续输出八个数据，该八个数据依次在124 MHz时钟下作相关运算，每个相关结果均打八拍等待下一个数据的到来。以图3为例说明，最右一列的数据为FIFO的输出数据。第一时段最右一列的数据1，2，3，4，5，6，7，8依次作相关运算，其中数据“1”的相关结果打八拍等待第二时段最右一列第一行数据“2”再作累加相关，数据“2”的相关结果打八拍等待第二时段最右一列第二行数据“3”再作累加相关，依次类推。此过程的FPGA仿真图如图6所示，sum0～sum7为一个FIFO输出作相关运算的8个相关结果。
4 结 语
高动态接收机的时域相关+FFT捕获算法需要大量相关运算，为了减少硬件资源采用了时分复用技术实现大量的相关运算。本方案将输入数据经过多级串联FIFO进行循环移位，再作相关运算实现了相关器的时分复用。
参考文献
[1] 李菊，陈禾，金俊昆，等.基于FFT的两种伪码快速捕获方案的研究与实现[J].电子与信息学报，2006（10）：1778-1781.
[2] 谢钢.GPS原理与接收机设计[M].北京：电子工业出版社，2012.
[3] 夏宇闻.Verilog数字系统设计教程[M].北京：北京航空航天大学出版社，2008.
[4] 劳有兰，陈锦.基于FPGA时分复用数字基带通信系统的设计[J].广西工学院学报，2003（2）：34-37.
[5] 张奇山，刘安芝，刘希顺.基于FPGA的FIFO设计和应用[J].嵌入式技术，2009（18）：50-52.
[6] 周晓波，李锐菁，赵强.基于FPGA 的高速存储器接口应用开发[J].铁路计算机应用，2013（5）：8-11.
[7] 唐清善，费玮玮，蔡惠智，等.基于FPGA的高速异步FIFO的设计与实现[J].微计算机信息，2009（29）：6-8.
[8] 胡辉，袁超，吴超，等.基于FPGA的GPS接收机相关器技术研究与实现[J].系统仿真学报，2011（7）：1513-1517.
[9] 何清平，刘佐濂.基于FPGA设计的综合技术分析[J].中国科技信息，2006（11）：181-183.
[10] 张小新，魏厚龙.FPGA技术及其开发方式概述[J].山西电子技术，2008（5）：86-87.
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